逻辑电路

门基础

1. TTL门电路

TTL线与门（OC门）
$Y=\overline{AB}$
和与非门有一点差别，线与门只负责相与，非门是另外加的
TTL三态门（TSL门）
添加使能端$\overline{EN}$，使能端无效时，结果状态为高阻态Z（第三个状态，介于0、1之间）
$Y=\overline{EN}\cdot(\overline{AB})$

2. CMOS门电路

CMOS反相器
$Y=\overline{X}$
CMOS与、并门（OD门）
$Y=\overline{AB}$
串联CMOS表示与、并联CMOS表示或
CMOS三态门
$Y=\overline{EN}\cdot(\overline{AB})$
CMOS传输门
有一对互补控制端$C、\overline{C}$,只有同时有效时才能传递信号，否则输出0
$Y=C\cdot\overline{C}\cdot{(X)}$

组合电路

1.计算

加法器
半加器：不考虑来自初始的低位进位，仅将两个1位二进制数相加。
全加器（串行、超前）：不考虑来自初始的低位进位，将两个多位二进制数相加时，每一位都应考虑来自低位的进位。
数值比较器
$Y_{(A>B)}=A\overline{B}$
$Y_{(A<B)}=\overline{A}B$
$Y_{(A=B)}=\overline{AB}+AB=\overline{A\oplus B}$

2. 编译

数制与码制：

数制：由A进制转为B进制
码制：用一套编码规则（如各类BCD码等编码规则），实现在A进制中表示B进制
如果编码规则（码制）不一样，但是数还是那个数，但是表示B进制的表示方式就会不一样。比如十进制的5，在8421BCD码中为101，在格雷码中为111
格雷码转二进制：

编码器(用于X进制转为Y进制)
按照某个码制进行进制转换
输出$Y$是输入$X$组成的与非表达式
译码器(用于Y进制转为X进制)
按照某个码制进行进制转换
最小项：输出$Y$是输入$X$组成的与非表达式，并且一一对应所有最小项
因此可以利用这一点制作组合逻辑电路
显示译码器(将X进制转为Y进制，并用于七段显示器等显示器件)

3. 选择与分配

数据选择器
具有使能端$\overline{EN}$，使能端无效时，输出0
多对一：选择器需要输入一组二进制码，以选择对应的输入信号$X_{n}$，将它给输出信号$Y$
最小项：输出信号$Y$=$X\cdot$二进制码构成的与非表达式，且这个与非表达式正好一一对应所有最小项
因此可以利用这一点制作组合逻辑电路
数据分配器
具有使能端$\overline{EN}$，使能端无效时，输出0
一对多：分配器需要输入一组二进制码，以选择对应的输出信号$Y_n$，将输入信号$X$给它

4. 组合电路实现逻辑函数

组合电路选择
二进制译码器
数据选择器
组合思路
以上的组合电路都是将==计算一组输入信号的所有最小项==
如果将待实现的电路，化简为最小项之和，则可以用上述电路输出之间的或门实现电路

触发器基础

触发器：由边沿触发
锁存器：由电平触发
两者一般可以统称为触发器

1. 基本RS触发器

特点：

输出为$Q、\overline{Q}$
都具有R、S两个控制端，R(reset)有效时置0,S(set)有效时置1
R、S同时为0时，为保持状态
R、S同时为1时，为无效状态

无效状态下的两种情况：

同时撤销：如果在无效状态下，R、S又同时切换到了0（切换到保持状态），则导致不定状态，即无效状态无法保持
分时撤销：如果在无效状态下，R、S端没有同时为0，则和正常状态一样置0、1，即无效状态可以置0、1来恢复

分类：

与非门构成的RS触发器
或非门组成的RS触发器

常见应用：

消抖开关

2. 同步触发器

同步触发器的空翻现象：我们只希望在CP上升沿的瞬间采样SR的信号，在CP下降沿的瞬间恢复，而之间一直保持采样时的状态。但实际上在CP=1的这段时间内，如果SR信号改变，那么结果也会跟着变化，后面的变化就叫空翻。
同步RS存在无效和不定状态，同步D消除了那两种状态，但两者都无法解决空翻现象

同步RS触发器 (基本RS触发器升级版)

一般选择与非门的基本RS触发器构成
器件整体的输入端变为S、R端，但内部的基本RS触发器仍然是$\overline{S}、\overline{R}$端
添加左右两个异步输入端$\overline{S_D}、\overline{R_D}$
$\overline{R_D}$有效时，禁用S端的所有与门，强制S端有效，即强制置0
$\overline{S_D}$有效时，同理，即==即强制置1==
添加时钟CP端，用于时序控制
同步：CP为0时，将利用与门封锁RS信号，强制$\overline{S}、\overline{R}$同时为1，即==触发器状态不变==
更改：CP为1时，不起封锁作用，S、R端分别起到set、reset作用
注意：对于不定状态的同步（CP=0），同步期间也是不定状态

同步D触发器 (同步RS触发器升级版)

添加D端
使得同步RS触发器中，$S=D，R=\overline{D}$
去掉添加左右两个异步输入端$\overline{S_D}、\overline{R_D}$
对于CP端：
同步：CP=0时，封锁RS信号，输入信号D不起作用，即==触发器状态不变==
更改：CP=1时，D=0则置0，D=1则置1，即$Q^{n+1}=D$

3. 边沿触发器

输入端有圆圈表示下降沿有效，无圆圈则为上升沿有效
边沿触发器在同步触发器的基础上，解决了空翻现象

下降沿触发的D触发器 (同步D触发器升级版)

添加左右两个异步输入端$\overline{S_D}、\overline{R_D}$
需要注意的是，$\overline{S_D}$有效时，需要禁用主、从触发器中S端的所有与门，$\overline{R_D}$有效时同理
由两个同步D触发器串接而成，分为主、从触发器：
将下降沿D触发器看成一个水管，主触发器为前面的阀门，从触发器为后面的阀门
CP=0，前阀门关，后阀门开
上升沿：CP=1，前阀门开，后阀门关
中间信号变化：CP=1，相当于存水，则==后面更新的信号会覆盖前面的信号==
下降沿：CP=0，前阀门关，后阀门开，相当于存入的水柱可以流出去了，则==最后更新的信号（下降沿信号）成为了输出信号==
总结：
下降沿时：$Q^{n+1}=D$
其他情况：保持状态
解决了空翻现象：因为上升沿-下降沿之间的信号不会直接输出，而是存起来（存水），直到下降沿触发时才会输出，避免了信号一变，输出就跟着变

上升沿触发的D触发器

CP端加个非门即可，其余略。

边沿JK触发器 (边沿D触发器的升级版)

边沿JK触发器由边沿D触发器升级而成。
若内部的D触发器为上升沿触发，则边沿JK触发器就是上升沿触发，下降沿同理。
此处我们以下降沿为例。
添加J、K两个输入端，J、K和触发器的上个状态$Q^n$经过处理后，将结果送入D端，最终得到下个状态$Q^{n+1}$
下降沿时：$Q^{n+1}=D \\quad\quad\;= \overline{\overline{J+Q^n}+K\cdot{Q^n}}\\quad\quad\;=J\cdot{\overline{Q^n}}+\overline{K}\cdot{Q^n}$
其他情况：保持状态
下降沿时的几种状态：
K、J类似于R、S，K为置0端，J为置1端
- 记忆：J=Jump=置1
J、K同时为0为保持状态:$Q^{n+1}=Q^n$
J、K同时为1时为翻转状态:$Q^{n+1}=\overline{Q^n}$

4. T触发器

由边沿JK触发器或者边沿D触发器构成
目的是简化特性真值表，取消置0和置1，只保留保持和翻转
此处我们以下降沿为例。
特性表：
下降沿时：T=0则保持，T=1则翻转
其他情况：保持状态
特性方程：
增加T端，其实就是令J=K=T
使得方程为:$Q^{n+1}=T\cdot{\overline{Q^n}}+\overline{T}\cdot{Q^n}\\quad\quad\;=T\oplus{Q^n}$

5. T'触发器

由T触发器构成，实际上是一个==二分频器==，因为Q的周期是CP的两倍，所以Q的频率是CP的1/2
将手动翻转变为CP控制的自动翻转
此处我们以下降沿为例。
特性表：
下降沿时：每遇到一次目标边沿（根据内部的触发器决定），状态就翻转一次
其他情况：保持状态
特性方程：
更改T端，其实就是令T=1
使得方程为:$Q^{n+1}=1\cdot{\overline{Q^n}}+\overline{1}\cdot{Q^n}\\quad\quad\;=\overline{Q^n}$

4. 触发器转换

触发器转换的两种方法：

公式化简转换
驱动表转换
待转换触发器和目标触发器的共同点是：给定一个当前状态，次态都是相同的
驱动表：一个真值表，输入是当前状态$Q^n$和次态$Q^{n+1}$，输出是触发器的输入参数
首先，分别写出待转换触发器和目标触发器的驱动表
然后，根据两个驱动表写出输入参数间的真值表，输入为目标触发器的输入参数，输出为待转换触发器的输入参数
最后，写出输入参数间的转换公式

时序电路

1. 分类

同步与异步

同步：所有触发器共用一个时钟源
异步：所有触发器可能不共用同一个时钟源，电路中至少出现两个及以上的时钟源

Mealy与Moore

Moore：输出信号只取决于存储电路的状态
Mealy：输出信号取决于存储电路的状态、输入信号
Moore只不过是Mealy的一种特例
判断是Mealy还是Moore：只需要看电路是否有除了CP端以外的输入信号即可。

2. 同步时序电路分析

判断电路类型：
同步或异步
Mealy或Moore
列方程：
驱动方程 (触发器输入参数为变量)
输出方程（触发器输出参数、输入X（mealy型）为变量）
状态方程（次态为变量）
列状态表：
以现态为输入，次态为输出的时钟真值表
若为Mealy型则需要增加外部输入X到状态表中
通过状态方程，从初值开始不断的递推次态（即有效状态），并计算输出，直到产生循环（即有效循环）
有效循环以外的状态，为无效状态
判断电路的特点：
是否自启动？（无效状态经过有限次递推可以回到有效状态）
是几进制的计数器？（递推几次之后产生进位脉冲，并回到初值）

3. 异步时序电路分析

判断电路类型：
同步或异步
Mealy或Moore
列方程：
时钟方程（时钟源为变量）
驱动方程 (输入参数为变量)
输出方程（输出值为变量）
状态方程（次态为变量）
注意：状态方程中要标明时钟源和边沿方向，时钟源最好不要是带非门的。如果有就再加个非门，同时时钟边沿方向反向
列状态表：
与同步时序电路分析一致
状态表最左边已经表示了一个==外部时钟源CP==。通过现态和次态变换间产生的边沿方向，可以计算其他的==内部时钟源Q==对应的方程。
判断电路的特点：
是否自启动？（无效状态经过有限次递推可以回到有效状态）
是几进制的器件？（即需要递推几次之后，才产生进位脉冲或==进位脉冲边沿==，并回到初值）

4. 同步时序电路设计

步骤：
状态转换图（确定有效循环）
- 状态化简（将等价状态合并在一起）
- 状态分配（可以自定义，用一组二进制码表示一个状态）
- 有效循环外的状态为无效状态
选择触发器
- 确定数量（有几个二进制位，就选几个JK触发器，因为一个JK触发器只能给一个输出信号Q）
确定总体方程
- 时钟方程
- 输出方程：输入-现态-次态==的卡诺图化简（无效状态当作约束项处理）。其实和状态总量、状态分量一样，==输出也可以由各输出分量组成，化简的时候也是一样的，先求输出总量的卡诺图，再求各输出分量的卡诺图
- 状态方程：==现态-次态==的卡诺图化简（先求出次态总量卡诺图，再求各次态分量的卡诺图，即对应每个触发器的卡诺图，化简得到方程）
确定触发器的驱动方程
- 变换分量次态的方程，使之==与触发器的特性方程形式一致==
- 由于约束项在电路中是不会出现的（不是1也不是0），所以==在方程变换时，可以自由增加或忽略约束项（但不能乘），尽量使得变换之后的方程==不仅形式一致，也是最简的
画电路图
检查电路特点
是否自启动？
是几进制的器件？（仅检查用，可以与题目要求对照一下防止出错）

5. 异步时序电路设计

选择时钟脉冲的原则：
凡是翻转的触发器都能获得相应的时钟触发沿
触发沿越少越好
与同步时序电路设计的异同点
时钟方程需要额外考虑多个时钟脉冲的情况
状态方程的卡诺图化简中，对于受CP脉冲控制的脉冲Q，和同步电路处理方式一致
状态方程的卡诺图化简中，对于受其他分量脉冲Q控制的脉冲Q，没有时钟信号的次态可以当成约束项处理==比如对于下降沿触发器来说，普通状态和上升沿状态是不变化，即无次态的==
时钟脉冲可能会出现特殊情况：遇到触发沿，但保持不翻转（触发器触发了，只是不翻转而已）
求时钟方程的步骤：
画出CP的时序图
根据状态转换图，画出现态分量Q==理论上应该有的时序图==
根据翻转的条件，确定当前现态分量Q用什么时钟源（CP脉冲，还是其他现态分量Q的脉冲），使得当前现态分量Q能符合理论上的时序图

计数器

1. 分类

同步与异步
加、减与可逆（可加可减）
二进制、十进制与N进制

2.计数器的设计

一般有三种设计方法：

按照上一章内容设计同步/异步计数器
按照各现态分量Q的计数规律进行级联（常用T'触发器）
扩展已有的计数器：参考[计数器扩展]一节

3. 同步计数器

同步加计数器
同步减计数器
同步可逆计数器
双时钟输入（即有加计数、减计数，这两种时钟输入方式，但是两种输入端不能同时运作，因此==双时钟输入不算异步计数器==）
单时钟输入（加计数和减计数脉冲共用一个输入端，但是新增一个加/减控制端，表明现在是加计数还是减计数）
集成同步计数器（单时钟/双时钟）
置0
置数
保持
计数

4. 异步计数器

异步加计数器
异步减计数器
异步可逆计数器
集成异步计数器
置0
置数（例如置9，即二进制1001或二进制1100，因为它是8421BCD码或5421BCD码中的最后一个状态。当然，也可以是其他码制和其他进制下的置数）
保持（不在触发沿的时候就是保持状态）
计数（有模5、模2、模8等计数模块，每个模块有自己的时钟输入端，如果按不同组合串联这几个计数模块，就可以实现多个进制的计数，可以用于进制拓展）

计数器扩展

同步/异步位数拓展：使用已有的计数器，进行并联或串联，使其拓展成为更高位数的计数器，进而间接让计数器的最大支持进制增大。
理论：进位不是直接用加法器加到高位片的，而是每次有进位信号，就让高位片+1
相同点：基本都是让低位片的进位信号控制高位片计数，低位片进位一次，就发送一次进位信号（如1111->0000,则1->0,是下降沿信号），所以高位片碰到触发沿就+1一次
同步/异步进制拓展：使用已有的计数器，使其拓展成为任意进制计数器
理论：有n个状态的有效循环就是n进制计数（模n计数）
相同点：基本都是==通过清0或置数==，来增减有效循环中状态的个数，进而使得进制变化

1. 同步设计

位数拓展：
并联：一个CP连接全部计数器，所有计数器都使用CP脉冲作为时钟源
串联：一个CP连接一个计数器，其他计数器使用内部脉冲作为时钟源
进制拓展：
反馈清零法：到达需要进位的状态时，直接同步置0，因此到达进位的状态需要停留一段时间，直到下个触发沿，才能切换态，可以避免出现瞬态。
反馈置数法：到达需要进位的状态时，直接同步置数，其余和反馈清零类似。
同步法的注意事项：为了保持进制不变，需要提前一个状态置数/置0。比如5进制计数，需要在第4个状态时反馈，经过一个触发沿后（一个状态的时间），才会进行置数，所以实际上还是过了5个状态（4+1个状态）

2. 异步设计

位数拓展（串联）：
将低位片的高位Q与高位片的时钟端相连
原因：低位片的高位Q为1的时候未必会进位（如二进制1001），但如果继续计数到达1111时，再+1，低位片的高位Q会切换为0，使得高位Q给出一个下降沿（此时为0000，Q=0，说明进位了），高位片的时钟端被这个下降沿激活一次（把高位片设置为下降沿触发即可），于是高位片+1一次。
总结：也就是用低位片的进位信号控制高位片计数
进制拓展：
串联计数模块：例如模5计数和模2计数串联，则结果为模10计数（10进制计数）
反馈清零法：到达需要进位的状态时，直接异步置0，无需等待时钟，但这会==使得该状态为一个瞬态，导致可靠性不高==（只存在一瞬间就切换到0了）
反馈置数法（置最终态、置9）：基本同上，只是置的数由0变成其他数（由于计数器通常只有模10，而模10计数的最终态是8421BCD码的1001或者5421BCD码的1100，所以我们通常是置9操作）。

3. 跳转状态的确定

无论是同步还是异步置0/置数，都需要找到置0/置数操作时的状态，在该状态处操作，就能使有效循环的状态数满足要求，即进制数符合要求。

同步：
置0/置数：若实现N进制计数，预置数为M，则需要在状态（N+M-1）时置0/置数
循环：从M开始，从M结束，共N个状态
异步
置0/置最终态（置9）：若实现N进制计数，预置数为M，则需要在状态（N+M）时置0/置数
循环：从M开始，从M结束，共N+1个状态，但有一个是==瞬态==

寄存器

主要由触发器构成，一对存储内容进行处理
每个触发器只能记忆一位二进制信息，如果存放n位二进制信息，则需要n个触发器

1. 基本寄存器

特点：并入并出

功能：

异步置0
保持（没有出现触发沿的时候就是保持状态）
同步置数

2. 单向移位寄存器

特点：

可以右移或左移，串行输入数码
串入并出、串入串出：寄存n位二进制数后，需要n个触发沿完成所有的串行输入。输入完成后，可以在Q输出端并行获取输出；也可以在串行输出端等待n个触发沿，完成串行输出

内容：

右移寄存器
左移寄存器
双向寄存器
左移和右移的区别：
基本没有变化，把右移的输出$Q_n、Q_{n-1}、...、Q_0$看成左移的$Q_0、...、Q_{n-1}、Q_n$即可
表现在驱动方程反了一下顺序

3. 移位寄存器型的计数器

环形计数器

特点：

利用率低，计n个数，需要n个触发器
正常工作时所有触发器只有一个是1（或0），不需要附加译码器
当连续输入CP时，各触发器会轮流出现矩形脉冲，所以也称为==环形脉冲分配器==

内容：

将最后一个触发器的输出$Q$连到第一个触发的输入端
这样的计数器无法自启动
原因：计数器中只能有一个1，如果$\overline{Q_0}\cdot\overline{Q_1}\cdot\overline{Q_2}=0$，则表示$Q_0、Q_1、Q_2$中已经有了一个1，我们就需要让下一次的$D_0=0$。其余情况同理
修正：因此只需要让$D_0=\overline{Q_0}\cdot\overline{Q_1}\cdot\overline{Q_2}$即可
扭环计数器（Johnson Counter）

特点：

利用率较高，n个触发器有2n个有效状态
步进码（右移码）计数过程中，每次只有一个触发器翻转，状态译码无竞争风险，输出不产生干扰脉冲

内容：

将最后一个触发器的输出$\overline{Q}$连到第一个触发的输入端
这样的计数器也无法自启动
修正：加两个与非门

4. 顺序脉冲发生器

类型：
计数型：==自然态序计数==的二进制计数器和译码器构成
移位型：==非自然态序计数==的移位寄存器和译码器构成
- 由环形计数器构成
- 由扭环型计数器构成
MSI型：中规模集成电路构成
- 双向移位寄存器构成：偶数分频电路、奇数分频电路
- ...

脉冲信号

1. 产生方式

利用==多谐振荡器==直接产生
利用==整形电路==对已有波形进行整形、变换
施密特触发器：将缓慢变换、快速变化的非矩形脉冲变换成陡峭的矩形脉冲
单稳态触发器：将宽度不符合要求的脉冲变换成符合要求的矩形脉冲

2. 整形电路的实现方式

用门电路构成
用专门的集成电路构成
用==555定时器==构成

3. 555定时器

组成：
分压器、比较器、RS触发器、晶体管开关VT、输出缓冲器
端口：
电源：Vcc（8）
接地：GND（1）
输入：控制电压端CO（5）、阈值端TH（6）、触发端TR（2）、放电端DIS（7）、置0端${R_D}'$
- 放电端是接一个定时电容，做定时器用的
输出：Vout（3）
控制比较器中的比较电平：
预置高电平：默认是$\frac{2}{3}V_{cc}$，可通过调节CO来间接调节
预置低电平：默认是$\frac{1}{3}V_{cc}$，可通过调节CO来间接调节
CO端的处理：
- 如果需要间接调节：则CO端连接一个电源固定CO端电压，或者串联一个电阻并接地
- 如果不需要间接调节：则需要将CO端悬空，但一般我们不会直接悬空，而是串联一个电容并接地==电容阻直流，类似于悬空，可以免去杂信号==
放电晶体管VT的导通情况：
Q'=1时导通
Q'=0时不导通
电路情况：
特殊：${R_D}'=1$ ==> 强制R'=1
TH < 预置高电平 ==> R'=1
TR > 预置低电平 ==> S'=1

4. 施密特触发器

构成：
由555定时器构成，TH、TR端共用一个电压Vin，CO端使用电容接地
电路情况（高电压置0，低电压置1）：
特殊：${R_D}'=1$ ==> 强制R'=1 ==> RS触发器置0
预置低电平<Vin<预置高电平 ==> R'=1且S'=1 ==> RS触发器保持信号
Vin>预置高电平 ==> R'=0且S'=1 ==> RS触发器置0，Q'=1，VT导通
Vin<预置低电平 ==> R'=1且S'=0 ==> RS触发器置1，Q'=0，VT不导通
特性：
滞回特性（上限阈值电压$V_{T+}$、下限阈值电压$V_{T-}$、回差电压$\Delta V_{T}$）
接口与整形
波形变换（变换为矩形脉冲）
脉冲鉴幅（鉴别并选择幅度大于$V_{T+}$的脉冲信号进行输出）

5. 单稳态触发器

在555定时器的基础上构成

特性：
定时（选通）：产生一定宽度的方波
延时（脉冲展宽）：将输入信号延迟一定时间后输出
整形
电路情况（看电路图）：
没有触发信号时（Vin=1），电路工作在稳态：
- RS触发器初始在0状态，输出0，VT导通。
- RS触发器初始在1状态，输出1，但此时VT不导通，电路切换到电源与外部的电容串联，电容充电，电压升高，当电压升到预置高电平以上时，R'=0，RS触发器重新置0，最终仍然输出0
- 因此，无论RS触发器初始在0状态还是1状态，最终只输出0
假设时下降沿触发，下降沿触发时（Vin$\downarrow$），电路进入暂稳态：
- 输出1，但此时VT不导通，电路切换到电源与外部的电容串联，电容充电，电压升高
暂稳态持续：
- Vcc一直通过外部电阻R对电容C充电，电压一直升高，直到电压升到预置高电平之前，充电时间常数$\tau_1=RC$
自动返回（暂稳态结束）时间，时间极短。
- 电容C通过VT放电，放电时间常数$\tau_2=R_{CES}\cdot C$
- 经过$3\tau_2\sim5\tau_2$时间，电容C放电完毕，RS触发器重新置0，最终仍然输出0
总结：
- 被触发时，VT关，电源连地：输出0，VT开
- 电源连外接电容，电容一直充电到2/3Vcc：输出1，最后VT关
- 外接电容和2/3Vcc比较电压发现相等，比较器输出0：VT开，电容连地放电，输出0
电路参数：
脉冲宽度$t_W$：与RC成正比，与原脉冲无关
恢复时间$t_{re}$：时间极短
最高工作频率$f_{max}$：$f_{max}=\frac{1}{T_{min}}=\frac{1}{t_W+t_{re}}$
需要保证输入脉冲宽度小于输出脉冲宽度，否则电路不能正常工作
- 因为当电容放电，电压升到预置高电平之上，电容会放电，但放电到预置高电平之下后，电容又会充电，电压就会在该电平处震荡
具有RC输入微分电路的单稳态触发器：
略
集成单稳态触发器：
非重触发型
可重触发型

6. 多谐振荡器

和单稳态触发器的联系：
外部电路多加了一个电阻
多谐振荡器有两个暂稳态
暂稳态震荡：
暂稳态I：电容充电阶段（充电到预置高电平之前）
暂稳态II：电容放电阶段（放电到预置低电平之前）
回到暂稳态I：电容重新充电阶段（充电到预置高电平之前）
石英晶体多谐振荡器